ADI工程师内部整理【时钟芯片常见问题解答】

EmmaChen 在 2017-5-19 上載的檔案
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电子系统的心脏是时钟链路。时钟的原理和基础是锁相环和 DDS。时钟通过频率合成,提供所需要的频率、电平驱动、时钟同步等功能。相位噪声和抖动特性是时钟输出信号最重要和最基本的参数。锁相环的各个组成部分,包括参考源、参考分频、鉴相器、环路滤波器、压控振荡器等都对最终 PLL 的输出贡献噪声。

 

那么问题来了,使用时钟芯片时,你都遇到过哪些让人抓狂的问题呢?

 

今天为大家分享的附件是由ADI工程师内容整里的【时钟芯片常见问题解答】,以下问题,只是附件中众多问题的一小小部分哦。建议下载附件,完整的进行学习。

 

  • 为什么 输出有参考杂散 ?
  • 为什么输出信号的相位噪声形状因为 PLL 的设置改变?
  • 如何优化 PLL 的环路可得到最好的相位噪声或抖动性能?
  • 模拟锁相环 环路不锁定,如何调试?
  • PLL 的锁定时间与哪些参数有关?
  • PLL 在常温下可以锁定,但是在高温或低温下失锁?
  • 在参考源噪声较好时,为什么鉴相频率越高,相位噪声性能越?
  • 外部 VCO 所需要的调谐电压大于电荷泵的供电电压怎么办 ?
  • ……

結果