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追问----“关于AD9516输出时钟的同步问题?”

hongke 在 2015-3-21 詢問的問題
最後回覆由yiming.zhao@analog.com於2015-4-7提供

yiming.zhao@analog.com

正确答案作者: yiming.zhao@analog.com 在 2015-3-18 下午10:01

1) AD9516的LVPECL和LVDS输出同步的原理是,在SYNC事件到来开始,所有的通道Divider同时从0开始计数,以达到输出同步的目的。若所有分频器大小相同,那么输出的时钟信号之间是理论上讲是对齐的,但是由于CLK到LVPECL,CLK到LVDS的延时有差异,同时通道与通道之间与Skew,因此LVPECL和LVDS之间会有些许延时。详见数据手册Propagation delay 和 output skew指标。

 

2)参考1),Sync信号确保同步。另外还需要考虑温度变化的影响。

3)不能有复位的方式同步,复位后所有寄存器变为缺省值,需要重新配置和VCO校准。当锁相环锁定后再次手动发布Sync信号让输出同步。1~2ns的差异算正常。

 

 

zhao工程师您好,我如果想让同组(divider相同)的LVPECL完全同步(或者LVDS输出完全同步,而不是LVPECL和LVDS之间完全同步),9516可以做到吗?需要什么样的方法!?万分感谢!!!!

結果