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sigma delta ADC7175-2的一些疑问

837775670@qq.com 在 2015-5-1 詢問的問題
最後回覆由doaer於2015-6-17提供

1、手册中的数据输出范围是5 SPS250 kSPS

假如在选择配置使得输出数据速率为250K的时候(ADC内部晶振16M,单通道(即一路差分信号进入ADC)的情况下),也就是芯片引脚DOUY/RDY输出数据250k,当FPGA检测到该引脚低电平时候,送入时钟至SCLK引脚就可以读到该数据,但是疑问就是FPGA送出去的时钟与ADC内部时钟16M晶振并不同源,长时间肯定会出现不同步的情况,使得读数据出错。

2、对于SYNC的利用,我们想作为ADC的启动信号(单通道(即一路差分信号进入ADC)的情况下),但是数据手册中出现2处有关SYNC的介绍,有点不解?如下图34红线部分

3、下图5是我看了数据手册之后画的时序图,其中CS有出现高低变化(我暂时不知道CS为高的时候ADC能不能转换)。如果不行的话,是不是将CS一直拉低,这样子的话那其他的SYNC等等波形(图中具体的延时时间为标出)

結果