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ADI专家谈为什么需要高速转换器转FPGA串行接口?

ADI_Amy 員工 在 2015-7-22 建立的討論區

数转换器(ADC)正经历从并行LVDS(低压差分信号)和CMOS数字接口到串行接口(JESD204)的转变。

 

JESD204标准

    自从2006年发布以来,JESD204标准经过两次更新,目前版本为B版。2006年4月, JESD204最初版本发布。该版本描述了转换器和接收器(通常是FPGA或ASIC)之间数Gb的串行数据链路。在最初版本中,串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道。

 

        图1给出了图形说明。图中的通道代表M个转换器和接收器之间的物理接口,该接口由采用电流模式逻辑(CML)的互连差分对组成。所示链路是转换器和接收器之间的串行数据链路。帧时钟同时路由至转换器和接收器,并为设备间的JESD204链路提供时钟。

 

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图1 JESD204最初标准。

 

 

      通道数据速率定义为312.5 Mbps与3.125 Gbps之间,源阻抗与负载阻抗定义为100 Ω ±20%。差分电平定义为标称800 mV峰峰值、共模电平范围从0.72 V至1.23 V。该链路利用8b/10b编码,采用嵌入式时钟,这样便无需路由额外的时钟线路,以及相关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性。

 

      这种形式的串行数据传输能容忍走线之间较大的容差——就同步采样并行LVDS和CMOS接口设计而言。此外,编码是直流平衡的,确保采用时钟和数据恢复(CDR)设计时极佳的转换频率。

 

JESD204A标准

      2008年4月,该标准第一版发布,称为JESD204A。此修订版增加了支持多个转换器下的多路对齐串行通道的能力。此版本保留了最初版所支持的通道数据速率——即从312.5 Mbps至3.125 Gbps,另外还保留了帧时钟。

 

      增加了对多路对齐串行通道的支持,可让高采样速率和高分辨率的转换器达到3.125 Gbps的最高支持数据速率。图2以图形表示JESD204A版本中增加的功能,即支持多通道。

 

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图2  第一版——JESD204A。

 

      通过在标准中加入这些功能,便可支持采用更高采样速率和/或分辨率的转换器。例如,根据JESD204,采样时钟为250 MHz的14位模数转换器,在单通道下通过单链路传送可能需要5.0 Gbps的输出数据速率。

 

        然而,修订后的JESD204A标准已支持多路对齐串行通道,转换器采样数据可映射到两条对齐串行通道上。这样便可将单条通道的数据速率降至2.5 Gbps,低于3.125 Gbps的最高支持数据速率。

 

        对于模数转换器,当接收到信号时,若要正确重建模拟域采样信号,则关键是了解采样信号和其数字表示之间的时序关系。虽然最初的JESD204标准和修订后的JESD204A标准在性能上都比老的接口标准要高,它们依然缺少一个关键因素:链路上串行数据的确定延迟。

 

        该时序关系受模数转换器的延迟影响,定义为输入信号采样边沿的时刻直至模数转换器输出数字表示这段时间内的时钟周期数。JESD204及JESD204A标准中没有定义可确定性设置模数转换器延迟和串行数字输出的功能。另外,转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二个版本——JESD204B。

 

JESD204B标准

        2011年7月,第二版本标准发布,称为JESD204B,即当前版本。修订后的标准中,其中一个重要方面就是加入了实现确定延迟的条款。另外,对数据速率的支持上升到了12.5 Gbps,并描述了设备的不同速度等级。

 

      此修订版标准使用设备时钟作为主要时钟源,而不是像之前版本那样以帧时钟作为主时钟源。图3表示JESD204B版本中的新增功能。

 

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图3 第二(当前)版——JESD204B。

 

 

      在JESD204标准之前的两个版本中,没有确保通过接口的确定延迟相关的条款。JESD204B修订版通过提供一种机制,确保两个上电周期之间以及链路重新同步期间,延迟是可重现和确定性的。

 

        该机制是这样工作的:在定义明确的时刻使用SYNC~输入信号,同时初始化所有通道中转换器最初的通道对齐序列。此外,接收器必须将每条通道的数据进行缓冲,用来处理串行数据通道上的偏斜。可使用称为Rx缓冲延迟(RBD)的可编程周期数,在明确定义的时刻将缓冲数据同时释放。

 

    除了确定延迟,JESD204B支持的通道数据速率上升到12.5 Gbps,并将设备划分为三个不同的速度等级:

 

  • 第一速度等级与JESD204和JESD204A标准定义的通道数据速率相同,即通道数据电气接口最高为3.125 Gbps。如前所述,这些数据速率的差分电平为标称800 mV峰峰值,共模电压电平范围为0.72 V至1.23 V(源阻抗和负载阻抗定义为100 Ω ±20%)。

 

  • JESD204B的第二速度等级定义了通道数据速率最高为6.375 Gbps的电气接口。该速度等级与第一速度等级相似,差分电平为标称800 mV峰峰值。共模电平范围由于基于接收器给定的终端电压而稍有不同,但总体与第一速度等级相似。源阻抗和负载阻抗相同,均定义为100 Ω ±20%。

 

  • JESD204B的第三速度等级定义了通道数据速率最高为12.5 Gbps的电气接口。该速度等级电气接口要求的差分电平降低至标称400 mV峰峰值,与较低的两个速度等级相比较而言,它将电平值有效地降低了两倍。共模电平范围与第二速度等级相似,由接收器指定的终端电压决定。源阻抗和负载阻抗同样定义为100 Ω ±20%。

 

        为提供更多的灵活性,JESD204B版本采用设备时钟而非帧时钟。在之前的JESD204和JESD204A版本中,帧时钟是JESD204系统的绝对时间参照。帧时钟和转换器采样时钟通常是相同的。

 

        这样就没有足够的灵活性,而且当要将此同样的信号路由给多个设备并计数不同路由路径之间的偏斜时,就会对系统设计产生不必要的复杂性。JESD204B中,采用设备时钟作为JESD204系统每个元件的时间参照。每个转换器和接收器分别接收由时钟发生器电路产生的设备时钟,该发生器电路负责从同一个源产生所有设备的时钟。这让系统设计更加灵活,但需为每个给定设备指定帧时钟和设备时钟之间的关系。

 

        随着转换器速度和分辨率的提高,对于效率更高的数字接口的需求也随之增长。JESD204串行数据接口标准的建立,是为了提供更优秀和快速的方法,以便将数据从转换器传输到接收器设备。

 

        接口经过两个版本的改进和实施,以适应对更高速度和分辨率转换器不断增长的需求。每个修订版都满足了对于改进其实施的要求,并允许标准演进以适应转换器技术的改变及由此带来的新需求。随着系统设计越来越复杂,以及对转换器性能要求的提高,JESD204标准有望进一步调整和演进,满足新设计的需要。

 

      就像几年前LVDS开始取代CMOS成为转换器数字接口技术的首选,JESD204有望在未来数年内以类似的方式发展。虽然CMOS技术目前还在使用中,但已基本被LVDS所取代。转换器的速度和分辨率以及对更低功耗的要求最终使得CMOS和LVDS将不再适合转换器。随着CMOS输出的数据速率提高,瞬态电流也会增大,导致更高的功耗。虽然LVDS的电流和功耗依然相对较为平坦,但接口可支持的最高速度受到了限制。这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。

 

      由于JESD204标准已为转换器供应商和用户所采纳,它被细分并增加了新特性,提高了效率和实施的便利性。此标准即适用于模数转换器(ADC)也适用于数模转换器(DAC)。

 

        由于该标准已为越来越多的转换器供应商、用户以及FPGA制造商所采纳,它被细分并增加了新特性,提高了效率和实施的便利性。此标准既适用于模数转换器(ADC)也适用于数模转换器(DAC),更重要的是作为FPGA的通用接口(也可能用于ASIC)。

 

        JESD204接口标准经过两个版本的改进和实施,以适应对更高速度和分辨率转换器不断增长的需求。每个修订版都满足了对于改进其实施的要求,并允许标准演进以适应转换器技术的改变及由此带来的新需求。随着系统设计越来越复杂,以及对转换器性能要求的提高,JESD204标准有望进一步调整和演进,满足新设计的需要。

 

 

为什么需要高速转换器转FPGA串行接口

    JESD204数据转换器串行接口标准由JEDEC委员会制定,旨在标准化并减少高速数据转换器与FPGA(现场可编程门阵列)等其它器件之间的数据输入/输出数目。更少的互连可简化布局布线,并支持实现更小尺寸的解决方案,同时不影响整体系统性能。这些特性对于克服许多高速ADC应用的系统尺寸和成本限制非常重要,包括无线基础设施(GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、TD-SCDMA)、收发器架构、软件定义无线电、便携式仪器仪表、医疗超声设备、雷达和安全通信等军用/航空应用。

 

      据介绍,并行接口的物理布局限制和串行 LVDS(低压差分信号)方法的比特率限制目前给设计人员带来了技术障碍。而高速转换器转FPGA串行接口,一是可简化整体系统设计,具有更小/更少的布线数量,电路板走线设计更轻松。针对更小型的系统,客户需要更简单的布局设计。二是可减少引脚数,从高引脚数低速度并行接口升级到低引脚数高速度串行接口,可使发射端和接收端同时减少,也使集成嵌入式时钟进一步减少引脚数。三是降低系统成本,具有更小的IC封装和电路板设计可降低成本。四是能轻松扩展满足未来带宽需要,更小的几何尺寸、更快地速度,能更好地适应各种标准。

 

      ADI公司是JEDEC JESD204标准委员会的创始成员,可开发出了兼容的数据转换器技术和工具,并推出了全面的产品路线图,从而全力帮助客户充分利用这一重大接口技术突破。

 

 

双通道14位/250 MSPS ADC( AD9250)

      为了解决这一需求, ADI最近推出采用 JEDEC JESD204B 串行输出数据接口标准的双通道14位250 MSPS 模数转换器 AD9250。张靖强调,AD9250 ADC 是市场上首款完全达到 JESD204B Subclass 1确定性延迟要求的250 MSPS ADC,此功能通过一个串行接口支持多个数据转换通道精密同步。

 

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图四,双通道14位250 MSPS 模数转换器 AD9250架构图。

 

 

        AD9250 ADC的串行接口方案通过单通道或双通道链路提供高达5 Gbps 的采样率。使用两个串行通道可支持250 MSPS全速双通道模数转换数据速率,单个通道则用于支持较低的采样率。目前已有FPGA 供应商。针对模拟信号链的这种端到端无缝连接方案可简化 PCB 布局,加快原型开发,使产品更快上市。

 

        AD9250 转换器的 JESD204B 串行接口将每个 IC 所需高速差分输出数据路径的数目从多达28个减至2个。每个上电周期以及经过链路重新同步事件后,其 Subclass 1确定性延迟功能都是可重复的。此功能在以下应用中很重要:分集无线电系统和仪器仪表、TD-SCDMA/WCDMA/LTE(尤其是2R2T >8R8T演进)等多模式数字接收机应用、雷达/防务电子、医疗成像系统、电缆基础设施以及通用软件无线电。

 

      双通道14位250 MSPS ADC AD9250主要特性和性能还体现在,具有 Subclass 1确定性延迟的 JESD204B 编码串行数字输出 信噪比 (SNR):70.6 dBFS(185 MHz输入,250 MSPS) 无杂散动态范围 (SFDR):88 dBc(185 MHz输入,250 MSPS) 中频采样频率最高达400 MHz 95 dB通道隔离/串扰 低功耗和小封装尺寸。

 

        ADI推出的评估套件,AD9250-250EBZ (250 MSPS)、AD9250-170EBZ (170 MSPS)和AD6673-250EBZ DUT板,与辅助高速数据采集卡 HSC-ADC-EVALDZ,构成 AD9250的完整评估系统,它针对信号性能进行了优化。采集到的数据可以利用笔记本电脑和 ADI 免费软件 VisualAnalog进行分析。为了与 FPGA 开发平台兼容,DUT 板可以使用 CVT-ADC-FMC-INTPZB FMC 内插器连接器。

 

adi--5.jpg图五 AD9250-250EBZ (250 MSPS) 评估套件。

 

        ADI 的这款产品为 FPGA 系统中的模拟信号链设计提供了一种新的高度集成方法。双通道14位 ADC AD9250具备的宽带信号处理性能,其简化的接口为软件定义无线电和医疗超声领域的下一代 FPGA 应用扫清了设计障碍。对于许多系统设计师来说,实现高性能模拟信号链所面对的 I/O 挑战现在有了一个精巧的解决方案。

 

 

该文作者:EDNChina congqiubo的博客

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