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关于数据转换和时钟设计的问题?

sanyesou@126.com 在 2015-9-21 詢問的問題
最後回覆由yiming.zhao@analog.com於2015-10-11提供

     最近我们正在做一个高速采集项目的方案,其中技术要求设定采样板卡时钟有两个参考输入,一个板载10MHz晶振输入,一个板外10MHz参考源输入,项目要求使用该两个10MHz参考源中的一路(两路分时工作或只使用其中一路,保证一路参考故障时,另一路10MHz可以作为源继续运行板卡)作为基准源产生320MHz采样时钟及一系列另外的时钟频率。因采样有效位要求较高(320MHz采样,14位器件做出约11位有效位数),现我方方案拟定为两个:

     1. 320MHz时钟使用如HMC835等高性能器件倍频产生,AD9516-3产生其它时钟频率。该方案的主要风险是模拟或射频开关选择两路10MHz参考时钟时对10MHz参考源的性能恶化,我方人员现阶段因经验不足和射频开关参数(比如NF指标)缺失而无法形成定统一意见,故向专家请教裁定。同时,求教专家,该方案中的模拟或射频开关的影响有无有效的可量化评估手段?

     2. 直接使用AD9516-3产生320MHz时钟及其它系列时钟,该方案的问题是AD9516-3PLL参考时钟AC耦合时的频率下限限制(因为板外10MHz参考是射频线传输而来的交流信号),如果按开发板原理图中的交流耦合方式,全温度范围下锁相输出会有怎么样的恶化?

     3.  见手册数据表2,其中中,ADC9516-3交流耦合参考下限频率限制,及等效端口电路图。我有如下一些不明白的地方:

               a. 交流耦合时,根据手册描述,在该参考引脚上有共模电平VCC/2,此时,如果隔直电流足够,器件不应该有频率通不过的情况,那么,为何会有频率下限的限制呢?

               b. 假设是内部器件不支持如此低频的频率工作,为何当直流耦合时却又正常工作?

               c. 是因为压摆率的原因吗?为什么会形成这样的设计限制呢?

     如上七个问题,请求方家不吝赐教,小可翘首祈盼,如望穿秋水,尺书见付,不胜感激之至!

結果