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ad9915使用问题,关于PLL使能后的sysclk

322yuebing 在 2015-10-8 詢問的問題
最後回覆由632883797@QQ.COM於2016-1-21提供

ad9915的ref_clk为40Mhz,在PLL使能关闭的时候,sync_clk输出为2.5MHz的时钟信号。

但是当打开PLL使能的情况下,分频器系数为0x1F,期望得到 40*31*2=2480MHz的sysclk,但是用示波器观察sync_clk没有输出,而sync_out输出如下图,按照下图的频率,sysclk = sync_out*384 = 6620.16Mhz。。。我不太明白是哪里出现了问题,特来求助

IMG_0875.JPG

寄存器配置如下:

   CFR1 = SINE_OP|EXT_PDWN;

  CFR2 = SYNC_CLK_EN|SYNC_OUT_EN|SYNC_IOMUX_EN;

  CFR3 = LCK_DTCT_EN|PLL_EN;

結果