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锁相环锁定之后输出频率与参考频率相位问题

zhaofeng201@163.com 在 2015-12-1 詢問的問題
最後回覆由632883797@QQ.COM於2016-1-21提供

一直觉得锁相环出来的时钟(整数倍参考时钟频率)应该和参考时钟边沿对齐。对看了锁相环的一些推到公式后,发现锁相环锁定后只要相位恒定,也认为是锁定,这就造成了边沿不对齐的情况。后来查看了ADI官方的文档《Phase Locked Loops for High-Frequency Receivers andTransmitters–Part 3》以及几篇帖子《[博客大赛]锁相环锁定后的相位问题(二) - zhaopingtao的博客 - EDN China博客》,发现ADI使用的PFD可以做到频率和相位的对其。但在论坛里发现了一个实验帖https://ezchina.analog.com/message/21149#21149结果是80M参考时钟与80M输出时钟边沿没有对齐,这里就很纳闷,它们的相位差到底是由于线路延迟出现的还是真的是由于锁相环本身没有相位对齐造成的?

結果