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AD10242时钟差分输入的问题

bouillie 在 2016-1-13 詢問的問題
最後回覆由hpkamen於2016-1-31提供

在使用AD10242时遇到问题。

在时钟输入上你们提供了单端输入的电平标准,即当cmos电平0.8-2v,这个在手册中已经说明,但是并未提及差分时候的标准。但是在手册的Figure 11 中显示可以使用标准ECL GATE 驱动时钟,但是一般认为ecl的摆幅只有0.8v

     我的问题是:1 ecl差分接入的0.8v摆幅是否可以驱动ad10242,lvpecl电平是否可以满足标准?

                           2 figure 11 中的终端电阻510欧姆是怎么计算出来的

                                  谢谢

結果