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AD9361数字接口时序

geaeuruz 在 2016-3-2 詢問的問題
最後回覆由Rocky2016於2016-3-16提供

设计了一块配有AD9361的板卡,使用WIKI中提供的FPGA代码和no-OS驱动,调试AD9361时,发现函数ad9361_dig_tune无法输出合适的调整量,debug输出如下,在这种情况下要如何调整才能完成数字接口调整???

SAMPL CLK: 61440000

  0:1:2:3:4:5:6:7:8:9:a:b:c:d:e:f:

0:# # # # # # # # # # # # # # # # 

1:# # # # # # # # # # # # # # # #

結果