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AD9915多器件同步的问题

yingfenging 在 2016-4-11 詢問的問題
最後回覆由yiming.zhao@analog.com於2016-4-24提供

你好,最近在做一个多个AD9915芯片同步的问题,PLL禁用,有几个问题请教一下:

1、在设计电路板的时候,是不是只要保证

         a)功分器输出的REF_CLK到达各个器件的走线长度一样

         b)FPGA输出的IO_UPDATE到各个器件的走线长度一样

         c)从时钟分频器输出的SYNC_IN到各个器件的走线长度一样

      就可以了?

2、同步多个基于DDS的频率合成器AD9915(AN-1254)文档中说的,第5页第6条说的“SYNC_IN与REF_CLK的上升沿对齐”,这一条不是必须的吧??我感觉对于不同的REF_CLK频率,即使某一个频率下对齐了,在不改动硬件的情况下,其他的REF_CLK不一定对齐了。即使调节SYNC_OUT、SYNC_IN的延迟值,也不一定能对齐。

3、在设计电路板时,只要满足第一条中的三个走线长度要求就可以了吧???

 

谢谢!!

結果