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DDS:AD9954时钟问题

ykpercy 在 2016-4-22 詢問的問題
最後回覆由Rocky2016於2016-5-9提供

各位路过的大神,帮我分析分析

我用FPGA写AD9954时,AD的时钟clk接的是FPGA的外接晶振20M,然后倍频20倍到400M,串口通信时钟sclk也接到20M,用示波器可以看到clk和sclk是20MHz,用signalTap却捕捉不到sclk的变化,何解?360截图20160422171107329.jpg

結果