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AD9361 DATA_CLK和数据速率

mirok11 在 2016-6-14 詢問的問題
最後回覆由oceancjc_adi於2016-6-29提供

adc时钟为160MHz,经过抽取后得到20Mbps的数据,使用cmos,fdd,DDR,全双工和全端口配置,使用评估软件生成寄存器后由FPGA打给AD9361,大多数时候都能工作正常,但是在反复烧写bit文件的情况下会遇到收过来的数据是40Mbps这种情况,并且有的时候DATA_CLK的占空比不是1:1而是1:3(高电平占1)。这两种情况有时分别出现,有时同时出现,出现概率并不低。

 

请问有哪位大神遇到过类似情况么?会不会是由于FPGA某次打数不正常导致的,或是什么其他原因,我的参考时钟是40MHz,和它有关系吗?

 

非常感谢

結果