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AD9364时序问题

zhouv11 在 2016-8-6 詢問的問題
最後回覆由Rocky2016於2016-8-22提供

各位老师,我在配置AD9364时遇到了一些问题。

AD9364在HB滤波器和RX/TX FIR都屏蔽掉后DATA_CLK之间是什么关系?

在HB滤波器和TX FIR都屏蔽掉后FB_CLK与DAC之间是什么关系?

我在只发送IQ两路数据FPGA内部没有添加成型滤波器,并且在HB滤波器和TX FIR都屏蔽掉后为何发出的频谱宽度只有实际的一半?感觉像是丢了一路数据。此时的数据钟为16.384M,DAC也为16.384M,正常情况下观察到的频谱应该为32.768M,但实际只观察到16.384M的频谱,对0X007寄存器进行了调整也没有发出正常的频谱。

結果