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图文讲解:如何利用LVDS隔离器实现普适测量和控制

ADI_Amy 員工 在 2016-8-25 建立的討論區

为了在恶劣环境下保护模拟前端或外部工业背板/通信端口以便提高自动化程度,需要进行鲁棒性增强隔离。然而,今天的转换器和ASIC高速串行接口难以在足够的带宽下实现隔离以便实现精密测量和控制。利用iCoupler® 600 Mbps LVDS直接数字隔离器实现隔离,无需进行任何解串或额外的设计工作和信号调理。

 

那么“如何利用LVDS隔离器实现普遍测量和控制”呢?ADI近期举办了在线研讨会【利用LVDS隔离器实现普遍测量和控制】,与大家讨论了高速隔离的一些趋势以及方案、如何利用LVDS隔离器来与精密或高速ADC接口、其他LVDS隔离应用的解决方案。欲下载此次研讨会的完整讲义,请点击【在线研讨会讲义PPT下载】如何利用LVDS隔离器实现普遍测量和控制 ,本帖中我们具体分下讲义的部分内容。

 

 

一张图看清楚工业应用中的隔离要求

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过去,以kbps或数十Mbps的数据速率,利用I2C或SPI等通用I/O跨越隔离栅进行通信便足够了。这意味着在传统应用中,可以使用低速光耦合器;最近的更高性能数字隔离器可以达到数十Mbps。然而,当今的趋势是要求普适测量和控制,例如物联网和工业4.0等。这意味着传感器节点更多,速度更快,精度更高,进而要求转换器或处理器支持更高速度的I/O。同时,这些趋势还意味着本地化处理增多,嵌入式设备激增,隔离要求会更普遍,因为暴露于外部世界,包括电气噪声和危险电压的风险会增加。所有这些合在一起,提出了每通道数百Mbps的高带宽隔离要求。

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工业通信标准比较

比较不同的通信标准可以发现,低压差分信号LVDS是能够提供最高数据速率的标准之一。它高于RS-485或CAN等现场总线标准。相对于以太网,其距离更有限,但LVDS实现起来要简单得多,通信协议设计的灵活性也更大。

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看图认识用于高速信号的LVDS

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LVDS还有一个优势:它是ASIC或FPGA支持的常见I/O,广泛用于与ADC接口。其优点包括差分信号传输,差分对内的相互耦合意味着抗扰度大大提升,辐射极小。这里比较了LVDS与RS-485和M-LVDS的信号电平。LVDS驱动器提供一个电流输出,当通过100 Ω端接电阻连接时,如图中右上方所示,就会在接收器输入端产生一个差分电压。其典型值为350 mV,共模电压范围是0到2.4 V。

 

一张图总结高速隔离器要求

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有多种解决方案尝试隔离高带宽通信链路,如图所示。当今最快的解决方案是光纤,但对于数百Mbps的数据速率,这实际上是大材小用,其缺点包括成本、延迟以及将光接口集成到系统设计中需要设计时间。

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对于数百Mbps,迄今最合适的解决方案是使用数据交流耦合,通过变压器或电容来提供隔离。它的一些缺点包括:需要交流平衡的数据,如8B、10B或曼彻斯特编码,并且在选择器件时需要仔细分析,以支持所需的数据速率和隔离要求。另一方面是可能需要一些信号调理,以提升幅度并纠正通过分立变压器和电容耦合的信号的时序。这意味着预加重和接收器均衡都可能需要,而且基于变压器的解决方案可能需要进一步设计工作以降低辐射问题。

 

示例1:

隔离式工业背板

对于当今的PLC和I/O模块,由于系统需要更精密的测量和控制,必须使用更高带宽的背板来支持更多模块,以增加输入和输出数量。由于模块数量增多,人们自然希望通过电缆互连连接背板的各部分。在恶劣的工业环境中,必须对任何暴露的外部I/O加以保护,防止危险电压影响。使用这幅框图所示的ADN4651 LVDS隔离器,高带宽和必要的高鲁棒性都能提供。对于电缆互连,一个相关的问题是:电缆能有多长?这取决于多种因素,其中之一是数据传输速度有多快。

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解决“多快和多远”的问题之前,我们必须谈谈抖动。抖动指边沿跃迁与其理想时间的时序偏差,在这幅图中,它表现为无限延伸的示波器迹线上的边缘“模糊”。为了从形式上分析和量化抖动,我们必须根据这些边沿跃迁得到一幅直方图,其本质上对应于示波器图上的交越截面,我们可以在右上图中再次看到这一点。需要进行一些分析,以给抖动设定一个限值,因为总抖动包括两个分量:一个是随机或无界分量,一个是有界的确定分量。这意味着,峰峰值总抖动会因为观测的转换时间而增加,或者与样本大小有关。其原因是随机抖动源于物理现象,比如热噪声,并且认为它遵循高斯分布,采集的样本越多,尾部就会一直增长下去。

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相比之下,确定性抖动是固定值,其来源有多个,比如占空比失真、偏斜、符号间干扰和数据速率相关的抖动。符号间干扰指前面的位对当前数据转换的影响,例如:之前是全1或全0序列,现在是1010序列。数据速率相关抖动指数据转换频率引起的数据转换时间差异。

 

因此,总抖动分布可以表示为一个数学模型——确定性抖动和高斯随机分布的双狄克拉卷积。此模型往往会低估确定性抖动,因为应用中的某些确定性抖动会具有高斯分量。但这个模型说明,我们可以把抖动分为随机抖动和确定性抖动两个部分,这样就可以把随机抖动量化为1-sigma RMS值。这意味着,我们可以根据所需的误码率来指定总抖动。只需将随机抖动1-sigma乘以相关的sigma数,并把它与固定的确定抖动值相加。

 

对于应用中的完整LVDS链路,我们必须考虑信号链中每个元件的抖动,包括LVDS驱动器的源抖动、LVDS隔离器增加的抖动,以及来自PCB、连接器和互连的抖动,互连可以是电缆或PCB走线。将所有抖动值相加会高估信号链的抖动,理想情况是,把有界的确定抖动值代数相加,而随机抖动值则是以均方根相加,然后将两者合并,得到给定误码率的总抖动值。

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下图显示了抖动对距离和数据速率的影响。蓝色条说明,随着数据速率提高,位时间缩短。代表半米、一米和两米长电缆的抖动值分别显示为较小的绿色、黄色和橙色条。从图形中可以直观地看出,随着数据速率提高,其占位时间或单位间隔的比例越大。事实上,图中将抖动对应的单位间隔比例显示为直线并叠加在一起。绿色、黄色和橙色三条线分别代表抖动占单位间隔的比例随着数据速率提高的变化情况。可以看到,例如一米电缆或两米电缆,抖动在上端变得异常高,超出单位间隔的20%。

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这里给出了一些例子,说明可以支持多长的距离和多大的数据速率。在600 Mbps时,通信距离可能达不到半米,要达到半米,必须接受占单位间隔20%的抖动。但对于两米电缆,当抖动为单位间隔的10%时,数据速率最高为150 Mbps;当抖动为单位间隔的20%时,数据速率最高为275 Mbps。

 

就鲁棒性而言,我们必须考虑多种环境风险,包括静电放电或浪涌等EMC事件;我们还必须考虑隔离能力,也就是隔离栅能承受多大的瞬变电压和多大的永久电压偏移,即工作电压。另一方面是瞬变期间的数据完整性,这是由共模瞬变抗扰度额定值来保障的,该参数用kV/μs来标准,对应于隔离栅发生瞬变事件时可以接受的最大压摆率。

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器件测试的系统要求

为了将系统要求与隔离器件能力联系起来,我们必须根据相关系统标准来解读,弄懂准确要求,进而通过相关器件标准来保障某一工作电压或浪涌条件。对于数字隔离器,正在制定的标准是IEC 60747-17,它根据隔离器的全寿命数据和超过额定值的测试要求来保障工作电压。

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隔离封装要求

隔离封装也必须达到浪涌和工作电压所决定的距离要求。浪涌电压决定PCB需要多大的电气间隙以免产生电弧,而工作电压,即隔离栅上的永久电压偏移,决定封装外部的爬电距离以免封装表面爬电。

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除了距离、数据速率和鲁棒性以外,最后一个考虑是隔离器件能否很好地集成到系统中而不干扰其操作。作为一个整体的系统通常必须满足关于辐射的管制要求,即FCC、CISPR或EN 55022 A类或B类。隔离需要一个缝隙或一个完整的电气栅,因此,对于通过隔离器传输的共模电流,PCB没有电流路径来使其跨越隔离栅返回。这意味着,回流环路可能会通过空气形成,而PCB充当天线,具体情况取决于确切频率和板的几何结构。

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示例2:

隔离式模拟前端

对于这个应用,模拟前端由于暴露在环境中,可能需要加以保护以防范危险电压影响。例如,昂贵的实验室设备意外连接到主参考系统,或者在工业测量中,需要保障高噪声环境下的测量精度。为了避免干扰,可能需要相互独立地隔离各个模拟前端通道。

 

对于当今的数据采集,由于需要高精度或高速度采样,我们需要高带宽,故而要采用源同步LVDS等接口,这些接口要求低时序偏斜。采样时钟也有精密时序要求,因为对采样时钟时序的任何影响都会直接增加到转换器的孔径抖动上。

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下图中的时序图显示了源同步LVDS接口的时序相关性。数据输出与时钟通道同步,时钟通道在这里标示为“DCO”,以便FPGA或ASIC等接收端接收采集数据。这个例子有所谓双倍数据速率,其含义是:我们在图中看到的数据位是每半个时钟周期传输一位,因此每个时钟周期传输两位。

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为了在位中的同一位置采样奇位和偶位,我们必须尽量降低时钟通道的脉冲偏斜。脉冲偏斜指高到低转换和低到高转换之间的差异,如果这两种转换不匹配,占空比会有变化,因此也称为占空比失真。

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从下图可以看出,虽然时钟和数据有不同的通道,但可能有多个数据通道,因此,这可用于更大容量的数据采集,例如:多个数据位分散在若干通道上。这说明,我们必须维持所有这些并行通道之间的时序。这里的重要参数是通道间偏斜,即通道之间的时序偏移必须尽可能小。如果通道之间的偏移过大,可能有一个或多个数据通道不与时钟同步。唯一的解决办法是在系统启动时执行复杂的去偏斜训练例程。

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通道间偏斜表示为通道上最慢的低到高传播延迟减去最快的低到高传播延迟,或者表示为最慢的高到低传播延迟减去最快的高到低传播延迟。器件间偏斜考虑的事情其实与通道间偏斜相同,不过前者是相对于多个器件的多个通道而言。

 

对于隔离模拟前端应用,还有一个重要的时序精度问题是附加相位噪声。对于采样时钟,附加相位噪声或附加相位抖动是非常重要的参数,它是指增加到某一相关带宽上的相位噪声引起的抖动。为了对其进行量化,需要测量器件(即LVDS隔离器)输入端和输出端的相位噪声。然后计算二者之差,并在相对于载波频率(即LVDS时钟频率)的一定频率范围内积分。增加到采样时钟上的附加相位抖动直接表现为ADC的孔径抖动增加,使其有效分辨率降低。因此,我们需要尽量降低此类抖动,其至多只能有数百ps。

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下图是一个采用高速LVDS隔离器的隔离模拟前端的完整端到端示例,使用ADN4651来隔离18位精度的5 MHz SAR ADC AD7960。隔离器板直接连接到现有ADC评估系统,隔离输入AD7960的5 MHz采样时钟、来自FPGA的300 MHz参考时钟以及600 Mbps采集数据,数据返回与回到FPGA的300 MHz回波时钟同步。QQ截图20160825102523.png

下图给出了一个性能示例。使用标准ADC评估软件,并连接一个精密模拟源,以评估器件性能是否符合数据手册规格。可以看到,动态范围、信噪比、总谐波失真等所有这些规格都与AD7960数据手册中的预期性能相符。这之所以可能,不仅因为ADN4651的总抖动低至70 ps,而且因为其附加相位噪声在300-400 fs范围内。QQ截图20160825102624.png

关于ADN4651用作这两个应用实例的解决方案,我们有如下结论:

它可以直接隔离高速串行转换器和ASIC接口,无需解串行、额外的设计工作或信号调理。

 

在恶劣环境中,其鲁棒的加强绝缘可提供保护,这意味着:例如在第一个实例中,外部端口可以安全地暴露出来;即使是高带宽工业背板和用于工业/现场操作的模拟前端接口,其增强的抗扰性也能防止性能受损。超低抖动和偏斜保证了高精度时序。这意味着对于电缆互连,您可以支持任意长度的电缆;对于ADC示例,您可以维持ADC的最高性能和分辨率。

 

最后强调一点,还可以利用高带宽LVDS隔离器来隔离视频信号,例如LVDS视频信号,可能要求阻隔显示器的噪声或干扰;在医疗应用中,可能需要将医疗设备与显示器完全隔离,以便保护病人。另外,通过转换为DVI或LVDS,它可以隔离HDMI。最后,可以为高带宽工业I/O带来鲁棒的加强隔离。

結果