已回答假定已回答

ad9361 bbpll 锁定与data_clk

lesley 在 2016-10-18 詢問的問題
最後回覆由xfz於2016-10-25提供

各位,

    我想请问一个问题:

    我们所用的平台是用两个fmcomms3板通过fmc连接器与一个vc707基带板相连,hdl设计参考fmcomms5的官方提供设计并进行相应修改,软件代码也使用的是no-os driver 方式官方提供的代码。

     在运行的时候,没有报出 Calibration Timeout(0x050,0x80)的错误,说明两个板子的BBPLL均已锁定,且信息也显示两块板子均成功初始化。通过修改hdl设计,将两块板子的data_clk(l_clk)引出至VC707闲置的两个排针引脚上输出,并通过示波器观测两路信号,主板的data_clk是正常稳定波形,但是从板的data_clk混乱且不稳定,请问有可能是什么原因造成了这个问题?

 

     谢谢!

結果