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AD9364 DATA_CLK送入FPGA,FPGA内部PLL不能锁定

tangshanwu 在 2016-10-25 詢問的問題
最後回覆由tangshanwu於2016-11-2提供

请教各位专家:

 

使用AD9364的FDD模式,将DATA_CLK送入FPGA的时钟输入引脚,用FPGA内部PLL进行倍频。

 

当AD9364处于ALERT状态时,FPGA内部PLL能够保持锁定状态。通过写寄存器将AD9364状态置为FDD状态时(reg[0x017]=0x1A),发现FPGA内部PLL不能保持锁定状态了。

 

请教大家哪个寄存器的配置有问题会造成上述现象?

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