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AD7124-4的RDY脚输出问题

vid 在 2017-2-9 詢問的問題
最後回覆由cnhtzxb@163.com於2017-2-27提供

电路如下

配置如下

开启通道0, 内部参考电压,连续转化,滤波FS设置1920 sin4,控制寄存器 使能数据状态位,CS_EN位,内部时钟,全功率模式。

 

问题:

寄存器CS_EN位设置为1,应该在CS高电平是Dout脚变成RDY功能,但是发现CS为高电平后DOUT/RDY脚始终是低电平。

滤波器FS设置是1920 数据转换速率应该是10HZ。

 

如果CS_EN设置为0,在数据传输完成CS为高电平后DOUT/RDY脚用示波器看是从高电平缓慢的降到低电平的~

 

用读取状态寄存器方法来判断数据转换完成的方法是可以的。

結果