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AD9364配置为CMOS模式无法正常读到RX数据

MARCOLEE 在 2017-3-19 詢問的問題
最後回覆由xfz於2017-3-21提供

我利用纯verilog根据AD9361_Evaluation_Software生成的脚本对AD9364进行寄存器配置,

其中选择了LTE 10M, 收发为CMOS FDD DUAL-PORT模式,ENSM控制为PIN,LEVEL方式,

因此我在代码中对寄存器配置完成后,拉高了ENABLE引脚电平,此时可以收到RX_FRAME信号,

且频率与DATA_CLK一致,说明是正常的,但我就是无法收到RX_DATA,也就是P0口的数据。

经测试,发送数据都没有问题。

 

此前配置为LVDS,也不能配置成功,表现为RX_DATA数据混乱,不按既定时序发送。但怀疑是LVDS_25的引脚关系,所以才换成CMOS,但还是存在接收不正常的问题。

 

配置文件见附件,希望得到帮助,谢谢!

附件

結果