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AD9361 DATA_CLK的相位噪声的问题

西门吹猫 在 2017-8-1 詢問的問題
最後回覆由EmmaChen於2017-8-4提供

我们用AD9361进行TX测试时,发现DATA_CLK出现了比较大的相位噪声。

接口电平使用的是CMOS模式,接口速率为SDR,端口模式为DUAL PORT,采样率设为40MHz。

校准流程已经走通,但是测试时发现数据采样出现问题,导致发射基带数据错误。最后量了下DATA_CLK发现有比较大的相位噪声,示波器抓取的图片如下:
微信图片_20170731154416.jpg

随后对这个问题进行debug,发现在不做DC和TX quadrature校准的话,输出的40MHz时钟是稳定的,如下图。但假如把校准全部做完就会出现上面问题(校准流程是全部完成的,校准状态机最后状态是calibration Done)。

微信图片_20170731154424.jpg

另外还有一个现象:校准走完之后,使用PIN MODE控制ENSM状态机,TXNRX为高后,ENABLE拉高,ENSM无法跳到TX状态,一直维持ALERT状态(不知这个现象和DATA_CLK不稳定是否有关系)。

想问一下这个问题是什么导致的,如何解决?

結果