EmmaChen

工程师博客分享——PLL相比于DDS所拥有的典型优势……

EmmaChen 在 2017-10-27 建立的討論區

本文由ADI时钟和信号部市场经理JLKeip撰写

 

20年前,我曾经不时地通过收音机聆听Paul Harvey的节目。他之所以出名,是因为他对新闻事件的挖掘要比其他很多记者深刻得多。我很喜欢。我有些日子没想起他了,但当我撰写本文时,我的脑海里又回响起了他的声音和口头禅:“以上......就是故事剩余的部分”。而下面,就是关于PLL相比于DDS所拥有的典型优势的微妙故事的剩余部分。

 

查看以下博客,了解更多PLLDDS的微妙故事

ADI工程师博客分享——DDS or PLL?

ADI工程师博客分享——DDS与PLL的细微差别

 

功耗

PLL的这部分优势在很大程度上取决于您希望合成的频率范围。DDS有很多数字成分,当提高采样速率时,功耗会显著增加,而您需要较高采样速率才能达到较高输出频率。如果频率设置为100 MHz以下,那么功耗优势是相当有竞争力的。有一款DDS的最高速度为250 MSPS,功耗约为50 mW (AD9913),因此DDSPLL在这方面的差距不一定很大。

 

随着工艺几何尺寸缩小,功耗差距也会缩小。

 

价格

价格差异当然是存在的。随着几何尺寸缩小,这一差距也会缩小,但规模经济也会导致其缩小。PLL使用更广泛,生产规模要大得多,有助于改善成本结构。如果是针对大规模应用,并且DDS方案有一些优势,那么在价格上应该有一定的协商空间。

 

 

宽频谱纯度

如果需要小数N分频PLL,您会看到差距有所缩小,但不会完全消失。关于可编程模数DDS的一个有趣的注意事项(参见下图)——如果频率公式的分母中使用较小的整数值,您会看到杂散明显融合,杂散数量大大减少。从根本上讲,困境在于选择宽频谱纯度抑或选择调谐分辨率。

 

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这两幅图所对应的实例均使用DDS(具体而言是AD9915),运行速度为2.1 GSPS。左图对应的输出速率设置为300 MHz(恰好为采样速率的1/7),而右图编程为299 MHz左右。可以看到,杂散数量的减少非常显著。

 

 

辅助电路

要说的内容不多。依赖外部VCO(很多高性能器件需要)的PLL,以及带外部环路滤波器的PLL,除其本身尺寸外,还要占用相当一部分的电路板空间,但DDS需要重构滤波器,对此没有太多需要做的。我看到过一两个能够使用原始输出信号的设计,但这些只是少数。

 

 

上变频

上变频还没有成为一个词汇(无论我如何卖力地宣传),但我仍要使用它!有两个办法可弥补这一差距。一是使用来自DDS的超奈奎斯特镜像频率,而不使用基频。这样做可降低信号输出功率,也会使滤波器设计更加复杂——必须设计一个带通滤波器,而不是低通滤波器。

 

另一个办法是DDSPLL混用,从而同时获得我讨论过的二者的优势:

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希望大家掌握了作出明智决策所需的全部知识,下次需要合成信号时知道如何选择。鼓励大家在此提问,或在技术支持论坛的DDSRF-PLL版块中提问。ADI网站上也提供了可排序的PLLDDS产品列表。

 

ADI PLL 专属页面:http://www.analog.com/cn/products/clock-and-timing/plls.html

ADI DDS专属页面:http://www.analog.com/cn/products/clock-and-timing/direct-digital-synthesis.html

結果