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AD9467 输出电平标准为"LVDS",是否支持连接FPGA BANK1.8V,引脚约束为"LVDS"

kuailelinghun 在 2017-11-3 詢問的問題
最後回覆由EmmaChen於2017-12-14提供

我已经看过AD9467的评估板在ZEDboard和KC705的引脚约束为"LVDS_25",对应FPGA的BANK VCCO供电2.5V,但是现在我的项目中FPGA BANK 的VCCO供电是1.8V,我对其做引脚约束为"LDVS"可行吗?

結果