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ADC及DAC输入时钟

mohicans 在 2017-11-29 詢問的問題

ADC时钟.PNG

上图为linear technology的ADC产品广泛采用的ADC是种方案,输入为高精度高频率的时钟信号,经过一个非门的时钟信号输出给一个D触发器,D触发器的一个输入PR来自CPLD/FPGA经非门缓冲器的信号,两者作用可以实现对高频率时钟信号的降频(100MHZ至1MHZ)作为1MHZADC的采样时钟;,经过两个非门(或缓冲器?)输出相同频率的CLK时钟给CPLD/FPGA,与输入CPLD/FPGA的BUSY信号产生逻辑关系在BUSY状态结束(数据转换结束)后输出100MHZ的SCLK信号给ADC作为读出数据的时钟(上升沿或下降沿输出一位数据);黑圈内为CPLD/FPGA可控的开关可以控制CNV1MHZ采样时钟开和关。

 

以上是我的理解,我的问题是:

1.两个非门除了缓冲作用还有什么作用,会对时钟产生多大的噪声影响;

2.蓝圈内第一个非门签的两个1K电阻是实现上拉和下拉电阻的功能吗;

3.FPGA应该也可以实现D触发器,为什么需要单独的D触发器;

4.三个圈内的接地是应该接模拟信号地还是数字地,与ADC,DAC的模拟地如何连接;

5.DAC AD5791可以使用上述的方案吗,输入改为25MHZ的时钟(DAC限制不能超过35MHZ)

結果