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AD9364各个时钟配置和DATA_CLK的关系?

nig 在 2017-12-1 詢問的問題
最後回覆由EmmaChen於2017-12-5提供

  假定基带采样率为4M/3(约1.33M),三个HB滤波器都使能,FIR抽取率为2,那么根据ADC_CLK就是DATA_CLK的16倍,ADC_CLK为64M/3(约21.33M);

    由于BBPLL VCO范围在715M~1.43G间,因而配置BBPLL VCO divider为1/64,因此BBPLL VCO配置为4096M/3(约1365.33M)。

    假定DCXO是40M(Fref),因此BBPLL整数字(Nintegar)=floor(1365.33/40)=34,小数字(Nfractional)=(512/15)*2088960=278528。

 

     这样的配置是否正确?谢谢!

結果