已回答假定已回答

关于AD9144 SYNC~信号周期性拉低和没有模拟输出的问题

ee_happy 在 2018-5-18 詢問的問題

大家好!

最近在使用AD9144芯片,调试JESD204B接口出现了一些问题,暂时没有头绪,期盼能得到各位的指点。

 

AD9144的主要配置如下:8条JESD204B链路,subclass1,速率为4.8Gbps,DAC参考时钟为240MHz,使用内部PLL倍频到960MHz作为DAC的采样频率,采用了mode1,F=1,S=1,K=32,M=4,2倍插值;与AD9144对接的是xilinx的V7 FPGA,使用了xilinx提供的JESD204B core,可以发送正弦波数据到DAC芯片。

 

目前的调试情况:根据手册提供的配置流程配置AD9144,查询相关寄存器,DAC PLL和Serdes PLL已锁定,查询470和471寄存器,其值为FF,说明已经达到Code Group sync和Frame sync,但是472寄存器为0,说明有checksum错,且SYNC~信号会周期性拉低(每16个周期拉低一个周期),查询寄存器,报告有bad running disparity错误;查询30C和30D寄存器(lane fifo status),有部分链路报告FIFO full,是否说明数据已经写到AD9144的lane FIFO中?从FPGA侧的JESD204B core来看,数据可以从用户逻辑发送到core中(没有达到同步状态时,无法将数据发送到core中)。但是使用示波器观测AD9144的模拟端输出,没有看到任何波形,不知道是哪一块出了问题。

 

总的来说,有两个问题:一是SYNC~信号周期性拉低,报告有bad running disparity错误,二是模拟端没有任何波形输出。

 

请大家看看主要的问题在哪里,多谢了!

結果