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FPGA接收高速差分ADC数据并处理的问题

coyoo 在 2013-6-8 詢問的問題
最後回覆由ADI_M於2014-2-26提供

我在EDNChina上看到有编辑介绍ADI的高速差分ADC,心中有个问题,想请教ADI的专家。

http://bbs.ednchina.com/BLOG_ARTICLE_3011887.HTM

对于双通道14位250 MSPS 模数转换器 AD9250。

250Mbps@14bit,那么我来看看串行速率是多少:3500bps,也即3.5G。这个速率不知道在FPGA内LVDS模块怎么收下来,我想只能将这个3.5G划分成几个部分分别收下来,然后再在FPGA内部再行“拼装”。

以上是我一点不成熟的看法,如果ADI有关于这类ADC数据接收处理的参考设计请麻烦告知,多谢!

結果