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关于用FPGA控制ADF4350产生的时序问题

Avndy 在 2013-6-17 詢問的問題
最後回覆由adi_yu於2013-6-23提供

在用FPGA控制ADF4350的过程中,参考频率为50M,鉴相频率为10M,信号clk为10M,data的值分别从寄存器5-0并且高位先输出,LE1在传输寄存器数据时为低,传完每个寄存器值最后一位时在时钟上升沿拉高一个clk宽度,接着拉低并传输下一个寄存器的值,时序图如下。按照手册与评估软件对寄存器进行设置,使用数字锁定,运行后不能正常锁定,出现以下问题:对于小于800M大于900M的信号不能锁定,在800到900之间锁定引脚为高,但是杂散很多,频率跳变范围大。硬件方面:使用单片机控制能锁定所需的频率,所以可以确定硬件应该没问题。软件产生的时序也是按照手册要求产生的,不知道为什么锁定不了,请各位帮忙分析原因了,在此谢谢了!1.jpg2.jpg

結果