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[征文+转载] 基于FPGA的数字示波器 AD603

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最後回覆由ALLEN01於2013-12-9提供

[征文+转载] 基于FPGA的数字示波器 AD603

 

 

要:提出一种基于FPGA的简易数字示波器设计方法,硬件上采用以Altera公司的EP2C8Q208CN现场可编程门阵列芯片作为核心器件,同时结合FPGANIOS软核的优势,设计高效的片上可编程系统(SoPC)对高速AD所采集的数据进行快速存储和处理。整机测试表明,系统各功能正常,整个系统集成度高,体积小,可靠性高,易于程控,使用灵活。
关键词:现场可编程逻辑门阵列;信号调整;高速AD;片上可编程系统 高速数字化采样技术和FPGA技术的发展对传统测试仪器的体系结构,包括传统测量方法、传统仪器的定义和分类等都产生深刻的影响。伴随数字技术的发展,数字示波器展现了其强大的功能:智能捕获、参数分析、时频等变换处理、超大规模数据波形存储以及数据上网共享等。与传统模拟示波器相比,数字示波器不仅具有可存储波形,体积小,功耗低,使用方便等优点,而且还具有强大的信号实时处理分析功能。

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系统组成
设计的数字示波器总体框图如图1所示。
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系统主要包括信号调理模块、AD转换模块、控制器模块、时钟产生模块、触发电路、数据缓存模块、数据快速处理模块、输入模块及显示模块。控制器模块由MSP430单片机组成,用来控制信号调理模块和AD转换模块以及按键输入;时钟产生模块、数据缓存模块,数据快速处理模块这三个部分在FPGA内部完成;数据快速处理模块是由基于FPGASoPC来完成的,同时SoPC还控制TFT液晶的显示。

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系统理论分析及硬件实现

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1 信号调理模块
信号调理电路包括衰减网络、电压跟随电路、程控放大电路和直流偏置电路等。信号调理电路框图如图2所示。
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为了保证输入信号在AD芯片的参考电压范围内,当大信号输入时,必须通过衰减网络对其进行衰减,以满足AD采集电路的电压要求。通过电阻网络分压实现信号的衰减,衰减倍数有12120两种,通过单片机控制继电器(TQ2-5),实现对两种衰减倍数的切换;另外,电容网络是进行相位补偿,通过可调电容可以实现相位的补偿。电压跟随电路作为隔离级,可减小后级电路对前级电路的影响。电压跟随电路由TI公司的OPA656构成,OPA656是宽带单位增益稳定FET输入运算放大器。
程控放大电路由程控增益芯片AD603和双通道串口数/模转换器TLV5638组成。单片机通过控制TLV5638的通道A产生高精度模拟电压,用于调节AD603的放大倍数。直流偏置电路中,单片机控制TLV5638,使其OUTB引脚输出一个直流电压,该电压经过NE5532组成的等比例反向器后接到OPA656的反向输入端,可以通过这个电压来确定OPA656的输出,反映到屏幕上是波形的中线位置。如果液晶显示的波形偏下或者偏上,可以调节TLV5638B端输出来调节。

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2 采样分析及AD数据采集电路
对于信号的采样分为两种方法,实时采样和等效采样。实时取样对波形进行等时间间隔取样,按照取样先后的次序进行AD转换,并存入存储器中。等效时间取样方式是先采用取样技术,将周期性的高频信号变换成波形与其相似的周期性低频信号,然后再做进一步的处理,因而可以比较容易地获得很宽的频带宽度。但等效时间取样仅限于处理重复性的周期信号。图3是实时采样和等效采样的对比。

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由于系统的最高时钟为50MHz,综合以上考虑和现实要求,该系统采用了等效采样和实时采样两种采样方式。当输入信号频率低于10M-Hz,选用实时采样;反之,选用等效采样。数据采集电路中AD芯片选用TI公司的ADS830E,它是一个单通道并行8位的模/数转换器,采样速率最高可达60
MHz
。为了减少硬件电路的设计和消除其他信号的干扰,AD数据采集中的采样时钟由FPGA提供。

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3 单片机控制模块设计
单片机控制模块采用TI公司的MSP430F149单片机。MSP430F149控制信号调理模块以及按键的输入等。

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4 系统中FPGA设计

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41 时钟分频电路设计
该数据采集系统具有比较宽的测量范围,在FPGA内部设计了一个分频电路,用来实现针对不同频率的被测信号选择不同的采样频率,确保采集数据更加精确。图4是使用Verilog实现的分频电路,该电路可以实现对50
MHz
频率的时钟源进行分频。分频比可由程序控制,从而使时钟满足AD采集的需求。
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FIFO
及触发电路设计
该系统利用FPGA设计大小为1 024 BFIFO,实现对AD采集数据的快速存储。AD采集电路开启时,FIFO开始存储数据。利用FPGA设计的FIFO如图5所示。
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FIFO所存储的数据在屏幕上还原出波形时,选取一个固定的起始点,使后面的波形能够连续且没有重叠的在屏幕上显示。这个起始点反映到系统中就是触发信号。该系统中采用内部软件触发方式,通过软件设置触发电平。所设置的施密特触发器参数易于修改,从而抑制比较器产生的毛刺。当采样值大于触发电平,则产生一次触发。该方式充分利用了FPGA的资源,减少外围电路,消除硬件毛刺产生的干扰,易于调整触发电压。

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SoPC
系统设计
由于采集的数字信号需要进行高速处理,因此本设计利用了FPGA,高效的SoPC,对FIFO(数据缓存)中的数据进行处理,并控制TFT液晶显示所采集信号的波形。

3
系统软件设计
系统软件设计实现了人机交互、信息提示、系统启动与复位等功能。系统软件设计如图6所示,该系统包含采样时钟产生单元、显存控制单元、TFT液晶显示和可编程放大控制等模块。Verilog可以形成原理图,对其进行仿真实现,而且SoPC配置的软核CPU允许挂接这些单元,很容易实现总体功能的合理规划。
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4
系统测试分析

(1)
单次触发扫描测试,观察设计的示波器能否产生扫描电压,并在信号上升沿开始显示波形。观察结果能够产生扫描电压,并显示波形。

(2)
经测量得到输入短路时输出噪声的峰-峰值为172 mV

(3)100 kHz
方波校准信号的电压幅值为0308
V
,误差为069%。

(4)
垂直灵敏度测试。正弦信号频率为10 kHz,记录数据如表1所示。
7.png
由表2中数据可知,测量结果都在测量误差允许范围内,很好地完成了设计任务。

5
结语
该系统的突出特点采用FPGA作为核心控制器,同时结合NIOS软核的优势,实现了数字示波器的设计。结果表明,系统总体功能完善,集成度高,全数字化,体积小,重量轻,可靠性高,易于程控,使用灵活

結果