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鉴相频率的杂散与环路滤波器的布线问题

rf1008 在 2013-10-21 詢問的問題
最後回覆由adi_yu於2013-10-22提供

Hello!

 

请教个关于鉴相频率杂散与环路滤波器布线的问题。例如ADF4360,鉴相频率的杂散抑制的典型值为-70dBc左右,而实测为-60~-65dBc,也能接受,只是感觉各次倍频的鉴相频率太多了,最好能抑制再高些。

 

常用的抑制鉴相频率杂散的方法是环路滤波器的多级设计,如3级。在鉴相频率固定、3级环路滤波器固定且滤波器带宽已经10KHz不能再低的条件下,还有哪些方法可以改善上面提到的这些杂散呢?对于PLL、VCO的电源滤波有什么特别注意的地方?另外,环路滤波器接地或跟接到VCO/PLL的电源上,哪个对性能影响大,如何考虑?

 

以上,多谢了!

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