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关于AD9640差分时钟、模拟输入与PCB布局的使用疑问

mengzhuhao 在 2013-11-12 詢問的問題
最後回覆由adi_susan於2013-11-14提供

最近在使用AD9640进行硬件设计

 

差分时钟部分:

疑问1:datasheet在差分时钟部分提供的参数芯片是95xx系列,这些芯片是不是对输入的时钟信号质量要求也很高?在时钟次系列芯片的时候需要注意哪些事项?次部分的参考地是否需进行与模拟/数字地进行一定的隔离处理?

疑问2:如果外部没有高精度的时钟源设备,是否有替代方案可以实现单端转差分时钟输出?并且时钟抖动质量可以在100fs-300fs之间?

疑问3:是不是使用PLL类型的时钟发生器芯片带来的抖动误差会比较大?针对14位的ADC输入差分时钟有此类型的参考吗?

 

模拟输入部分:

疑问1:参考文档中使用AD8138差分驱动芯片,计划采用5v单电源模式,在信号输入级增加一级无源低通滤波器是不是可以提高一定的指标?

疑问2:如果使用差分驱动器的输入级加上了50欧姆匹配的低通滤波器,输出级是不是不用考虑抗混叠滤波器?

 

PCB部分:

疑问1:同时在参考AD9627的datasheet中发现提高的参考PCB方案中数字模拟地使用了统一的地,这样不会造成数字地干扰模拟地吗?

疑问2:为何有些ADC参考文档中的PCB方案采取的是数模单点隔离,而有些看到的是采用了统一的地,是哪些因素的考虑导致此样的设计?

疑问3:如果按照AD9627参考的统一地来考虑,在设计AD9640的时候使用数模地分开处理会带来哪些不理影响?

疑问4:在观察AD9627所给出的PCB布局图中,在电源层部分好像在滤波器所处位置被挖空,这样处理的原因与好处是什么呢?

疑问5:如果使用LC的低通滤波器,为了减少元件焊盘带来的寄生参数影响,是否需要挖空元件正下方的参考地?

結果