已回答假定已回答

CPLD控制DDS更改频率无法正常输出

happywarwick 在 2014-7-13 詢問的問題
最後回覆由love-ADI於2014-11-24提供

情况是这样的,我用verilog编写了两个子程序,先是利用spi对DDS进行初始化,然后想通过并行端口模式改变频率。当我上电初始化后,再发送频率比如10M的控制字,发现无变化。怀疑是不是我的控制方式出错了。初始化中我利用SPI设置F[3:0]=0010。

然后在子程序中编写了对32端口的频率字的赋值,写了10M、50M和100M三种。但是输出不正常,请教如何设置才能让CPLD正确控制DDS更改频率。

結果