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请问AD9361的DATA_CLK和ADC COLCK RATE的关系

Yi Xianfu 在 2014-10-8 詢問的問題
最後回覆由ADI_Wei於2014-10-28提供

@@最近在调试AD9361的BBPLL,目前BB PLL 已经锁定。但不知道DATA_CLK这个时钟怎么配置?和ADC 的采样率有什么关系?

参考时钟为40MHz,配置的ADC CLK=30.72MHz,检查到 0x05E[7]==1,BBPLL锁定。使用CLKOUT引脚输出ADC_CLK/2,用示波器在CLKOUT引脚可以测到15.36MHz的时钟。但是DATA_CLK引脚测得的时钟为1.92MHz,现在不知道DATA_CLK的时钟对不对,该怎么配置?

我想请问一下DATA_CLK和ADC CLK的关系,该如何配置?谢谢!ADI_Wei

結果