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AD9361配置

nielinxin@126.com 在 2014-11-5 詢問的問題
最後回覆由舒行科於2017-2-23提供

我配置AD9361模式为tdd、lvds模式,TX_FRAME为脉冲模式,参考时钟40M晶振,经过二倍频之后使用。用于发射信号,LO设置为2.4G,ADC_CLK=DAC_CLK=80M。DATA_CLK配置为40M。使用FPGA配置,代码原来是配置为单端模式,tdd。我修改了本征相关配置。

出现如下问题:

1,代码初始时就将设置0X002=DE,0X003=DE。在配置即将结束时,又将0X002=CE,0X003=CE,DATA_CLK才能输出稳定的40M,才能在频谱仪上观察到2.4G的信号,但没有观察到基带信号。

2,我开启两个接受信道,两个抽取滤波器、FIR设置抽取因子为2,才将DATA_CLK变为40M,这是什么原因?

3,由于FB_CLK是40M双沿采样,我将发射数据的时钟设为DATA_CLK的2倍即80M来从FPGA中输出数据,这样是否正确?

 

                                                                                                                   求各位大神不吝赐教

 

                                                                                                        邮箱:nielinxin@126.com

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