lddd

急!关于AD9911 SYNC_CLK输出的问题

lddd 在 2014-11-6 建立的討論區

您好!我在使用AD9911的时候,用了一个50M的外部晶振作为系统时钟,上电并用MATER_RESET复位之后,SYNC_CLK引脚输出一个12.5M的信号,但是设置锁相环倍频4次,理论上SYNC_CLK输出应该是50M,实际上上电的瞬间确实输出一个50M的信号,但是很快变成12.5M的信号,同时工作电流减小30mA。

LOOP_FILTER是根据datasheet串联一个0欧电阻和一个680pF电容到AVDD的,感觉内部锁相环没有锁定啊,是否需要更改电阻电容的值?如果需要改,应该怎么改?

另外,SPI的时序是对的,寄存器也可以正确回读,但是DDS也一直没有输出。

結果