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AD9361 LVDS时序问题

nielinxin@126.com 在 2014-11-24 詢問的問題
最後回覆由LI1234於2016-4-6提供

我在手册上看到AD9361 LVDS模式发送数据的时钟要使用双边沿,在FPGA中,我将FB_CLK倍频到2倍使用单边沿发送数据,再将FB_CLK不变输出到ad9361,这样可以吗?还是必须在FPGA中直接使用FB_CLK双边沿发送数据?

結果